第2节 System Generator入门基础[基于System Generator的DSP系统开发技术] 第2节 System Generator入门基础 7.2.1 System Generator开发流程简介 本节介绍使用System Generator设计数字系统的常用步骤。在Simulink的可视化环境中，根据系统设计功能将Xilinx模块连接成所设计的系统，并定义合适的系统参数；而后运用System Generator将Simulink模型转换成硬件可执行模型，将系统定义的参数对应至硬件实现的实体以及输入输出端口，并会自动完成综合、仿真与实现。整个开发流程分为浮点算法开发、定点算法实现、硬件系统设计以及代码优化4个步骤。 1．浮点算法开发：利用MATLAB软件及其提供的工具包快速地完成浮点算法的开发、验证以及性能评估，借助于Simulink可快速完成原型设计和模型分析。 2．定点算法实现：将MATLAB浮点算法通过AccelDSP在Xilinx器件上实现定点逻辑。AccelDSP直接将浮点MATLAB算法的M-文文件自动生成可综合的RTL模型。AccelDSP综合工具是基于高级MATLAB语言的工具，用于设计针对Xilinx FPGA的DSP块。该工具可自动地进行浮点-定点转换，生成可综合的VHDL或Verilog HDL设计，并创建用于验证的测试平台。并且，还能以报告的形式提供资源利用率、吞吐量和延迟等指标，从而根据实际工程需要来设置系统级要求，借助于IP-Explorer技术来实现面积和速度的折中，快速地选择最佳的芯片设计。 3．硬件系统设计与实现：定义使用Xilinx IP的详细硬件架构，采用System Generator for DSP 划分协处理器和可编程器件之间的设计。System Generator可满足FPGA流程中所有需要的功能要求，对于用户而言，通过点击按键即可将模型设计转换成HDL语言，在此过程中会生成下列文件： 设计所对应的HDL程序代码。 时钟处理模块，包括系统时钟处理操作以及生成设计中所需的不同频率的时钟信号。 用于测试设计的HDL测试代码，可直接将其仿真结果和Simulink输出比较。 工程文件以及综合、实现过程所产生的各种脚本文件。 4．代码优化：利用ISE RTL设计环境生成优化的FPGA设计，属于高级应用，要求设计者不仅要熟悉算法的架构、瓶颈，还需要精通RTL设计。对于一般设计，如果系统硬件资源够用，再加上设计周期短，则可忽略这一步。 在Simulink可视化设计环境中，重要的是：在Simulink环境中实现定点算法，根据系统设计功能将Xilinx模块连接成设计系统，并定义合适的系统参数；而后利用System Generator将Simulink模型转换为可执行的硬件模型，将系统定义的参数对应到硬件实现的模块、输入/输出端口等属性；再借助于ModelSim软件验证相应的设计是否和Similink输出一致，否则需要重新修改设计；最后将设计生成可对器件编程的比特流文件，将其下载到目标芯片中。因此，典型的开发流程如图8-6所示，其中System Generator会自动为FPGA的综合、HDL仿真以及实现生成命令文件，用户只需完成Simulink设计以及比较最终的RTL输出结果。整个开发流程都是在可视化的环境中完成的。 图7-6 典型的System Generator设计流程