的输入是28位的，所产生的三个56位密钥并不是同一时间提供给3DES的，相互之间有16个时钟的延时，这样可以保证修改密钥后并不影响先前流水线的工作。再加上输入、输出接口就构成了该设计的总体结构，如图5所示。限于图的大小，不影响理解的部分信号没有画出。加/解密的流程是先输入六组28位的密钥，然后就可以发送需要加/解密的数据了，中间可以有间断，如果需要更改密钥，也是先输入改后的密钥，再输入数据，可实时更改，无需等到流水线中最后一组数据加/解密完成。

本设计在ALTERA公司的Quartus II环境下用VHDL、Verilog HDL实现设计输入，采用同步时钟，成功编译、综合、适配和仿真，并下载到Stratix系列FPGA芯片EP1S25F780C5中。在综合的过程中用逻辑锁等技术进行了优化。消耗逻辑单元16250个，设计时钟频率可达95.07MHz