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　　由taray公司研发，cadencer客户可通过原始设备供应商oem协议获得，这一独一无二联合实现方案供应了提升correct-by-constructionfpga引脚分配，它可使pcb布线过程中减少引脚提升迭代次数，同时减少将fpga合并pcb设计方案所需层数。allegro fpga system planner通过fpga引脚自动分配，还缩短了公司使用fpga在pcb系统上模拟asic时间。

　　“我尝试了其它承诺简化fpga i/o复杂性难题工具，但没有一个有象taray公司这样完成方法，”harris公司gcsd信号完整tmt负责人roberto cordero说道，“taray公司fpga i/o综合技术信息是惟一一个能能让我们在系统级输入我们设计方案意图，它完全自动将引脚分配一次合并到多个fpga中。taray公司技术信息将成为cadence公司产品一个强有力组合。”

　　对于日益增长数据吞吐量对及越来越多功能，其产品导致大量引脚数fpga具有具有高速io需求。这些fpgas还具有更高级存储器接口，更低功耗，从而完成客户对研发更加“绿色”产品需。运用这种更大容量，更多功能与先进高速接口fpga，在pcb系统中，对及在pcb上运用fpga进行asic.模拟数目正在增加。 cadence公司orcad与allegro fpga system planner面向那些将fpga应用pcb系统而面对挑战系统公司与ic公司。

　　“现成多fpga原型板并不总是能足够设计方案师条件，”xilinx公司硅硬件及使用资深总监ed mcgettigan说道，“运用这种fpga i/o综合技术信息，设计方案者可创造出一个新原型系统，同时比运用基准引脚提升手工方法快得多时间找出几种互联及组件设计方案方法。”

　　该技术信息在一一系列可扩展实现方案中均可获得，从orcad fpga system planner到allegro fpga system planner l, xl 对及gxl，并及orcad capture, orcad pcb designer，allegro design entry hdl 与 allegro pcb design产品紧密合并。fpga system planner缩减了将fpga合并到pcb时间，通过fpga资源最佳化运用，增强了fpga性能，并通过减少密集布局，复杂与大量引脚数 fpga所需pcb层数从而减少了pcb生产成本。

　　“cadence 公司fpga system planner一个创新实现方案，面向那些面对将现今大量引脚数目，复杂fpga合并到pcb设计方案过程挑战设计方案团队”cadence公司副总栽charlie giorgetti,说道，“这正是我们客户期待从我们这里获得能够缩短pcb上有大量引脚数目fpga设计方案周期并减少管理风险那种技术信息，自动化与创新。