一、安装：
   SPB15.2 CD1～3，安装1、2，第3为库，不安装
   License安装：
        设置环境变量lm_license_file   D:Cadencelicense.dat
        修改license中SERVER yyh ANY 5280为SERVER zeng ANY 5280

二、用Design Entry CIS(Capture)设计原理图
  进入Design Entry CIS Studio
    设置操作环境OptionsPreferencses:
      颜色：colors/Print
      格子：Grid Display
      杂项：Miscellaneous
      .........常取默认值
    配置设计图纸：
      设定模板：OptionsDesign Template:（应用于新图）      
      设定当前图纸OptionsSchematic Page Properities 
  创建新设计 
    创建元件及元件库
      FileNewLibrary(...Labrary1.OLB) 
      DesignNew Part...(New Part Properties)
        Parts per 1/2/..(封装下元件的个数)
        Pakage Type:（只有一个元件时，不起作用）
          Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑）
          Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件)
            一个封装下多个元件图，以View ext part(previous part)切换视图
        Part Numbering:
            Alphabetic/numeric
        Place(PIN...Rectangle)      
      建立项目FileNewProject
        Schematic ew page (可以多张图：
          单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接
          层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接
      绘制原理图
        放置元器件：Place
          元件：Part（来自Libraries,先要添加库）
          电源和地（power gnd）
        连接线路
          wire
          bus：与wire之间必须以支线连接，并以网标(net alias)对应（wire:D0，D1....D7;bus:D[0..7]）
            数据总线和数据总线的引出线必须定义net alias
        修改元件序号和元件值
      创建分级模块（多张电路图）
        平坦式（单层次）电路：各电路之间信号连接，以相同名称的off-page connector连接
        层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接 
      标题栏处理：
        一般已有标题栏，添加：PlaceTitle Block（）
    PCB层预处理
      元件的属性
        编辑元件属性
          在导入PCB之前，必须正确填写元件的封装（PCB Footprint） 
        参数整体赋值（框住多个元件，然后Edit Properties）
        分类属性编辑
          Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三类，在PCB中分类放置)
        放置定义房间（Room）                  
          Edit PropertiesNew ColumnRoom
      添加文本和图像
        添加文本、位图（Place...）
      原理图绘制的后续处理（切换到项目管理器窗口，选中*.DSN文件，然后进行后处理————DRC检查、生成网表及元器件清单）
        设计规则检查（ToolsDesign Rules Check...）      
          Design Rules Check
            scope(范围):entire（全部）/selection（所选）
            Mode(模式)：
              occurences(事件：在同一绘图页内同一实体出现多次的实体电路）
              instance(实体：绘图页内的元件符号)
                如一复杂层次电路，某子方块电路重复使用3次，就形成3次事件；子方块电路内本身的元件则是实体。
            Action（动作）：check design rules/delete DRC    
            Report（报告）：
              Create DRC markers for warn(在错误之处放置警告标记)
              Check hierarchical port connection(层次式端口连接)
              Check off-page connector connection(平坦式端口连接)
              Report identical part referenves(检查重复的元件序号)
              Report invalid package (检查无效的封装)
              Report hierarchical ports and off-page connector(列出port和off-page 连接)
              Check unconnected net
              Check SDT compatible
              Report all net names
              View output
          ERC Matrix
        元件自动编号（ToolsAnnotate）
          scope：Update entire design/selection
          Action；
            Incremental/unconfitional reference update
            reset part reference to "?"
            Add/delete Intersheet Reference（在分页图纸的端口的序号加上/删除图纸的编号）
          Combined property
          Reset reference numbers to begin at 1 each page
          Do not change the page number      
        自动更新器件或网络的属性（ToolsUpdate Properties...）
          scope：Update entire design/selection  
          Action：
            use case inseneitive compares
            convert the update property to uppercase
            ynconditionally update the property
            Do not change updated properties visibility