Cadence设计系统公司最近宣布，新一代的Cadence Allegro系统互连设计平台优化并加速了高性能高密度的互连设计。 Cadence介绍说，Allegro平台提供了支持新一代联合设计方法的设计和分析工具。新一代的联合设计方法促进了贯穿整个系统设计链的互相协作。电子产品制造商将受益于Allegro平台，实现在IC设计领域、封装和PCB设计之间的设计迭代最小化的功能。这个新平台提供了一个公用的贯穿于设计前端，信号完整性和电源完整性分析的约束驱动流程。该平台全面致力于系统互连的功能。以这一新的联合设计方法为例来看，Cadence正引入使用PCI Express设计链的硅成套设计工具全新解决方案。 “我们的IC和系统客户的反馈已经清楚地说明，存在于当今复杂IC之间的系统互连设计是一个主要的瓶颈，它推迟了产品上市的时间。Allegro平台针对上述问题提供了一个优化的高性能解决方案，它能显著地节省时间和成本。” 
    Cadence 设计系统公司执行副总裁兼总经理莱维·列夫(Lavi Lev)说：“结合了Cadence Virtuoso和Encounter平台的功能，Allegro平台能使半导体和系统领域的客户克服设计链协作和高速系统互连设计中内在的挑战。” 虚拟的系统互连联合设计方法 “系统互连”一词是指信号逻辑的，物理的和电的互连，它与反馈路径和电源供电系统相关联。信号穿行于不同的IC输入/输出缓冲器之间，跨越芯片的缓冲管脚，封装衬底，连接器和PCB系统互连线的设计和分析应用常常贯穿于IC、IC封装和PCB三个不同制作过程。 Allegro平台提供了一个先进的联合设计方法，它提供了贯穿于全部三个制造过程的设计，建模和系统互连分析。该方法运用系统互连，包括了详细的说明，探查，设计，实现，验证，制造和纠错。该设计方法的核心是被Cadence定义为虚拟系统互连(VSIC)模式，它描述了整个互连的过程。VSIC模式被用来捕捉最初的设计意图，充分考虑到整个设计过程中各种不同的互连组件功能的实现。通过VSIC模式，工程师们能够在整个设计的前后过程中设计和实现系统互联的每一部分。 Allegro联合设计平台链接IC和封装 在系统互连设计中至关重要的链接缺失存在于IC和封装之间。Allegro Package Designer和Allegro Package SI新技术支持IC缓冲阵列和芯片管脚设计以及分析的能力，它考虑到了输入/输出缓冲器的位置，封装技术规则和电性能的目标。Allegro Package Designer也支持一个工程变化的工艺，它确保IC和封装的界面在两个设计领域中完全一样，这就避免了掩膜反复重新生成的风险。 芯片的封装，以及他们面向的片上系统和封装系统，要求越来越高的集成度，迫切需要面向贯穿整个设计链的系统互连联合设计和分析。ChipPAC设计和分析的副经理布雷特·泽汉(Bret Zahn)表示，ChipPAC的封装技术和有关增强的半导体解决方案受益于Cadence Allegro平台，这是因为它支持贯穿于IC、封装和PCB整个系统互连过程的快速实现，建模和分析，可以节省时间和成本。 据介绍，Allegro平台集合了所有现有的Cadence面向IC封装和PCB设计的技术，其中包括Allegro PCB SI一个，集成的为工程师创造复杂数字PCB系统和IC封装设计的高速设计和分析环境。该平台还包括一个通用的约束管理系统，贯穿于层次化原理图设计输入，高速的设计和分析，以及世界领先的IC封装和PCB布线系统。 PCI Express设计链加速了获益时间 Cadence表示，Allegro平台将会给电子工业带来许多益处。其中一个受益领域就是PCI Express技术解决方案的开发。PCI Express设计链是一个面向基于Allegro系统互连平台采用VSIC模式实现PCB设计的方法。它将被系统公司用作一个设计的起点，当实际的PCB互连实现之后，它会更精确。通过与IC和系统客户之间的紧密协作，Cadence将会建立起IC供应商和系统客户之间的设计链协作。 Altera公司的技术服务副主管文斯·胡(Vince Hu)表示，直到现在，EDA的解决方案缺少支持IC、封装和PCB设计团队之间协作的能力。Cadence Allegro平台致力于解决这些联合设计所面临的问题，它将加速我们共同的客户使用PCI Express系统互连和Altera FPGA设备来成功实现设计。 该设计链也支持面向特殊IC的嵌入式硅成套设计。由于这一便利，客户可以应用Intel的下一代芯片组进行设计，如Altera的Stratix GX FPGA和Cadence Services PCI Express Serdes。