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Altera FPGA/CPLD设计－高级篇
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标题：Altera FPGA/CPLD设计－高级篇
1楼
wangxinxin
发表于：2010-11-20 8:59:04
以下内容含脚本,或可能导致页面不正常的代码
<font color="#333333">首先高级篇<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CC%D6%C2%DB">讨论</span>第二章《第2章 Altera<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%C6%F7%BC%FE">器件</span>高级特性与<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D3%A6%D3%C3">应用</span>》 </font> 可编程逻辑器件，尤其是高性能、大容量的FPGA，正逐渐成为<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CF%B5%CD%B3">系统</span>中的核心组成部分，因此<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B9%A4%B3%CC%CA%A6">工程师</span>们对其<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B9%A6%C4%DC">功能</span>和性能的要求也在逐步增加。为了适应这种发展趋势，Altera在对传统的逻辑单元结构进行改进的同时，也逐渐在其FPGA中增加了越来越多的专用<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B5%E7%C2%B7">电路</span>，用来实现复杂的功能，实现高速的<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%BD%D3%BF%DA">接口</span>和互连，使得FPGA看起来就像一个可编程的片上系统（SOPC）。 理解和掌握这些专用电路的<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D4%AD%C0%ED">原理</span>和用法，对<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%C9%E8%BC%C6">设计</span>工程师来说非常重要。因为，在一些高速的设计中，如DDR SDRAM<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%BF%D8%D6%C6%C6%F7">控制器</span>和LVDS高速接口，纯粹依靠传统的逻辑电路难以达到理想的性能要求，这时就必须依赖FPGA内部的专用<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D3%B2%BC%FE">硬件</span>电路来辅助实现高性能的设计。这一点也使得设计与器件更加相关（Device Dependent），有人认为这会在一定程度上影响设计的可移植性，但是目前这的确是一个发展趋势。 在本章内容中，我们将逐一介绍Altera器件中的一些专用电路以及它们的用法，希望能够对读者有帮助。本章主要内容如下： •<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CA%B1%D6%D3">时钟</span>管理； •片内存储器； •<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CA%FD%D7%D6">数字</span><span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%D0%C5%BA%C5">信号</span>处理； •片外高速存储器； •高速差分接口和DPA； •高速串行收发器。 2.1 时钟管理 这一节给出的是Altera Timing的基本概念 一、时钟偏斜（Skew）和抖动（Jitter） 时钟偏斜（Skew）是指在时钟分配系统中到达各个时钟末端（器件内部触发器的时钟输入端）的时钟相位不一致的现象，如图2-1所示。 时钟偏斜主要由两个因素造成：一是时钟源之间的偏差，例如同一个PLL所<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CA%E4%B3%F6">输出</span>的不同的时钟信号之间的偏斜；另一个是时钟分配<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%CD%F8%C2%E7">网络</span>的偏斜。时钟偏斜是永远存在的，但是其大到一定程度，就会严重影响设计的时序，因此需要用户在设计中尽量减小其影响。 <img src="http://bbs.eccn.com/pic/2005126134716.gif" align="left"/> 时钟抖动是指时钟边沿的输出位置和理想情况存在一定的误差，如图2-2所示为抖动的示意图。抖动一般可以分为确定性抖动和随机抖动：确定性抖动一般比较大，而且可以追踪到特定的来源，如信号噪声、串扰、<span class="t_tag" onclick="tagshow(event)" href="tag.php?name=%B5%E7%D4%B4">电源</span>系统和其他类似的来源；随机抖动一般是由环境内的因素造成的，如热干扰和辐射等，而且往往难以追踪 <img src="http://bbs.eccn.com/pic/2005126134830.gif" align="left"/>
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