与现行广播相比，数字音频广播（digital audio broadcasting，简称dab）这种新的传输系统凭借其诸多优点而引起了国际通信行业的瞩目，并获得了迅速的发展。我国广播电影电视行业标准《30～3000mhz地面数字音频广播系统技术规范》自2006年6月1日起实施。 该标准是dab标准，适用于移动和固定接收机传送高质量数字音频节目和数据业务。

由于手机电视将为2008北京奥运提供服务，国内多家单位已积极致力于dab的研制开发。本文将介绍dab接收机的样机设计。

系统的性能要求

欧洲dab系统规定了4种模式，本设计采用的是第1种模式，具体参数如表1所示。其中，l表示一帧的符号数，k表示每个符号的子载波个数，t_f表示一帧的持续时间，t_null表示空符号持续时间，t_s表示每个符号的持续时间，t_u表示有效符号的持续时间，δ表示保护间隔的持续时间。

表1 第1种dab传输模式的具体参数

采用这一模式的设计要求为：带宽1.536mhz，载波频率174～240mhz，误码率不超过10-4。

方案原理及设计思路

1 方案原理框图

dab接收机原理框图如图1所示。dab接收机将从天线接收到的信号经过高频头转为中频模拟信号，放大后进行a/d变换，得到数字信号。其中a/d采样时钟受晶振vcxo的控制，采样时钟偏移由采样时钟同步部分估计得到。a/d转换后的数据一路做agc检测去控制高频头的输出，另一路经过r/c变换成fft所需要的两路实虚部数据信号。时间同步部分估计得到一个时域符号的同步头，并粗略地估计由于收发频率不一致而引起的频偏。经过fft变换后，频率同步单元定出fft的窗口位置，校正带有频偏的数据。校正后的数据经过信道估计，得到当前实时的信道响应，经过信道均衡处理以消除信道多径衰落的影响，然后再经过解映射软判决译码和解扰，然后将音频信号送入信道解码器解码，接着进行信源解码和音频综合，最后经d/a还原成模拟音频?

图1 接收机原理框图

2 方案的设计思路

dab接收机主要由数字下变频、同步、ofdm解调和viterbi译码四大部分构成。

数字下变频就是把adc输出的中频数字信号变为数字基带信号，也就是在数字上实现频谱的下搬移，主要包括希尔伯特变换、频谱下搬移及降采样等。

同步部分按功能包括符号定时同步、载波频率同步和采样时钟频率同步，以fft为界可以分为时域同步和频域同步两部分。

ofdm解调包括fft和差分解调等，经fft和差分解调后的数据再经过频域解交织后进行qpsk解映射及量化，送给后续viterbi译码器进行软判决译码。

对ofdm解调送来的数据提取快速信息信道（fic）数据进行解收缩、viterbi译码、解扰，得到复合结构信息（mci），再利用mci对主业务信道（msc）数据进行译码。

dab接收机硬件电路设计

1 方案结构框图

根据对dab接收机组成部分的分析，本次设计采用fpga+dsp的设计方案，dab接收机完整的结构框图如图2所示。dab信号从天线接收后进入高频头部分，选出所需的频率块，然后将选出的高频信号送入混频器，变为中心频率为38.912mhz、带宽为1.536 mhz的中频信号，中频信号滤掉无用的频谱部分后再经频率变换和滤波，变为中心频率为2.048 mhz、带宽为1.536mhz的基带信号。然后进入adc，采样速率为8.192mhz，转换成数字信号后进入fpga。fpga完成并串转换，同步和解调， 以及vcxo所需的控制电路等。处理后的数据进入dsp，dsp外部时钟为24.5mhz，所以dsp可进行4倍频，工作于100mhz。dsp中完成解交织、viterbi译码、解扰以及音频解码，最后数据被送入dac，恢复出原始模拟信号，送入喇叭即可收听。

图2 接收机的结构框图

2 器件的选型

器件的选型要求在满足系统需求的情况下力争使成本最低，功耗最小，设计方便且易于调试，所以要全面兼顾芯片的运算速度、价格、硬件资源、运算精度、功耗以及芯片的封装形式、质量标准、供货情况和生命周期等。综合考虑以上几方面因素，本次设计中adc选用tlv5535，dac选用akm4352，fpga选用ep1s40，dsp选用tms320vc5510。

tlv5535是一款性能优良的8位adc，具有35msps的采样速率，3.3v单电源供电，典型功耗只有90mw，模拟输入带宽达600mhz，很适合本设计。akm4352是非常适合便携式音频设备的dac，带宽20khz，采样速率8～50khz，工作电压为1.8～3.6v，通带波动只有±0.06db，阻带衰减达43db，性能非常优良。tms320vc5510是ti公司的一款高性能、低功耗dsp。它具有很高的代码执行效率，其最高指令执行速度可达800mips，双mac结构，可设置的指令高速缓冲存储器容量为24kb，片上ram共160k×16b，此外还有3组多通道缓冲串行口和可编程的数字锁相环发生器等，i/o电压 3.3v，内核电压1.6v。ep1s40是altera公司stratix系列fpga，具有非常高的内核性能、存储能力、架构效率，提供了专用的功能用于时钟管理和数字信号处理应用及差分和单端i/o标准，此外还具有片内匹配和远程系统升级能力，功能丰富且功耗较小。ep1s40的片内资源也足以满足本设计所需。

3 主要模块的电路设计

adc与fpga相连，并在fpga内完成并串变换，译码电路也由fpga来完成。fpga与adc间的连接包括数据线和时钟线，adc的时钟由fpga来提供，数据线和时钟线均与fpga的i/o引脚直接相连即可，如图3所示。

图3 adc与fpga连接原理图

dsp通过异步串行口与dac连接，如图4所示，dac输出的模拟信号经滤波后可直接输出语音信号。

图4 dsp与dac连接原理图

现今的高速dsp内存不再基于flash，而是采用存取速度更快的ram。dsp掉电后其内部ram中的程序和数据将全部丢失，所以在脱离仿真器的环境中，dsp芯片每次上电后必须自举，将外部存储区的执行代码通过某种方式搬移到内部存储区，并自动执行。常用的自举方式有并行自举、串行自举、主机接口（hpi）自举和i/o自举。hpi自举需要有一个主机进行干预，虽然可以通过这个主机对dsp内部工作情况进行监控，但电路复杂、成本高；串行自举代码加载速度慢；i/o自举仅占用一个端口地址，代码加载速度快，但电路复杂，成本高；并行自举加载速度快，虽然需要占用dsp数据区的部分地址，但无须增加其他接口芯片，电路简单。因此在ti公司的5000系列dsp中得到了广泛应用，本次设计也是采用并行自举。与传统的eeprom相比，flash具有支持在线擦写且擦写次数多、速度快、功耗低、容量大和价格低廉等优点。目前在很多flash芯片采用3.3v单电源供电，与dsp连接时无须采用电平转换芯片，因此电路连接简单。在系统编程时，利用系统本身的dsp直接对外挂的flash编程，节省了编程器的费用和开发时间，使得dsp执行代码可以在线更新。图5为外部程序数据存储器flash的电路连接。

图5 外部程序数据存储器flash的电路连接

fpga与dsp通过mcbsp、gpio、emif和ehpi口相连，接口种类多，便于根据需要灵活使用。fpga内的程序和数据掉电后也会全部丢失，所以为其配备了专用配置芯片epc16，上电后自动将程序下载到fpga中，简单易用。

总结

为了方便调试，本次设计十分灵活，留的系统资源也比较多，不仅可以实现模式1，其他三种模式也可以在此硬件平台上实现。用来存储程序和数据的flash既可以用fpga来读写，也可以用dsp来读写。dsp和fpga分别配了jtag下载口用于下载程序和检测芯片。dsp还连接rs232，用于发出控制指令以及监控dsp内部情况。fic解码完成后可进行dab/dmb的业务选择，依据选择业务的不同进行不同的处理后分别产生声音和图像信号，并分别从喇叭或液晶显示器输出。